cmos電路中懸空是什麼狀態

cmos電路中懸空是接高電平狀態。

高電平，指的是與低電平相對的高電壓，是電工程上的一種説法。在邏輯電平中，保證邏輯門的輸入為高電平時所允許的最小輸入高電平，當輸入電平高於輸入高電壓時，則認為輸入電平為高電平。